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vhdl
- FPGA分频32.768KHZ晶振用VHDL语言如何分频成1HZ的时钟信号-fenpin
counter
- 这是一个从零计数到9999在归零的vhdl程序，程序不复杂，对于理解分频原理，数码管显示原理有很大的帮助-This is a count from zero to zero in the vhdl program in 9999, the program is not complicated, the principle for understanding the frequency, digital display of great help to the principle
VHDLFPQ
- VHDL(分频器),包括奇数分频和 偶数分频，等等常用语句-无
vhdl-dianziwannianli
- 基于FPGA的电子万年历，此电子万年历系统主要有8个模块分别设计1. 主控制模块 maincontrol 2. 时间及其设置模块 timepiece_main 3. 时间显示动态位选模块 time_disp_select 4. 显示模块 disp_data_mux 5. 秒表模块 stopwatch 6. 日期显示与设置模块 date_main 7. 闹钟模块 alarmclock 8. 分频模块 fdiv -FPGA-based electronic calen
VHDL
- 分频器实现不仅可以以偶数倍分频，还可以以基数被分频，可以调整占空比-Divider to achieve not only the frequency can be even several times, but also can be divided base, you can adjust the duty cycle
vhdl
- 任意数分频程序，包括小数分频，任意占空比奇数，偶数分频-Arbitrary number of frequency programs, including fractional, any duty cycle odd, even frequency
VHDL
- 基于VHDL的分频器,程序源代码中完成对时钟信号CLK的2分频，4分频，8分频，16分频。-The frequency of an points based on VHDL program
vhdl
- vhdl的防抖模块 led灯 分频 跑马灯 键控等几个源程序-vhdl image stabilization module led light frequency shift keying, and several other source Marquee
VHDL-NoteTabs-
- 利用实验数控分频器的设计硬件乐曲演奏电路,主系统由三个模块组成，顶层设计文件，其内部有三个功能模块，TONETABA.VHD,NOTETABS.VHD,和SPEAKERA.VHD, 在原设计的基础上，增加一个NOTETABS模块用于产生节拍控制（INDEX数据存留时间）和音阶选择信号，即在NOTETABS模块放置一个乐曲曲谱真值表，由一个计数器的计数值来控制此真值表的输出，而由此计数器的计数时钟信号作为乐曲节拍控制信号，从而可以设计出一个纯硬件的乐曲自动演奏电路。-Experimental NC
The-use-of-VHDL-divider-design
- 分频器的各种设计方法， 及源代码，源代码中完成对时钟信号CLK的2分频，4分频，8分频，16分频。-The use of VHDL divider design
VHDL-example_counter
- M=11的计数器；计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能-M = 11 counter The count is one of the most simple basic computing, counter to realize the operation is logic circuit
FP-AND-DIPLAY
- VHDL分频程序：将输入为MHz数量级的频率进行分频，得到自己所需的Hz数量级频率。 七段数码管显示程序：将输出进行译码，通过数码管显示。-VHDL divider, divide the input MHz frequency of the order of magnitude, to get the required Hz magnitude frequency. Segment digital tube display program: the output of decoding
VHDL-counter
- 在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号时非常重要的。 下面我们介绍分频器的VHDL描述，在源代码中完成对时钟信号CLK的2分频，4分频，8分频，16分频。 -In digital circuits, and often need high frequency clock divider operating in lower frequency clock signal. We know that when the c
VHDL
- 本程序是些用VHDL应用的一些基本程序，有分频器，编译码器等一些基本器件程序-This program is using VHDL applications, some of the basic program, a divider, codecs, etc. some of the basic device program
VHDL
- VHDL——将100HZ分频成10HZ和1HZ-VHDL- will be divided into 10HZ and 100HZ 1HZ
10pointclock
- VHDL分频程序+数码管动态显示，20字20字20字-VHDL divider program the+ digital tube dynamic display, 20 words, 20 words 20 words
beep-sing(VHDL)
- 向蜂鸣器发送一定频率的方波可以使蜂鸣器发出相应的音调 该实验通过设计一个状态机和分频 器使蜂鸣器发出"多来咪发梭拉西多"的音调。 -Sent to the buzzer frequency square wave of the experiment through the design of a state machine and divider buzzer sounded " more than a microphone Fat shuttle Rasi multi to
vhdl--of--traffic-light
- 十字路口的交通灯vhdl控制程序，其中包括分频器、交通灯控制器和主程序三部分。-Crossroads of traffic lights the vhdl control procedures, including the three parts of the divider, traffic light controller and main program.
VHDL
- VHDL初级编程实例：动态扫描显示程序、分频器设计程序、8位移位寄存器、BCD计数器设计(任意进制)等等。-VHDL the primary programming examples: dynamic scanning display program, the divider design process, the 8-bit shift register, BCD counter design (any hex), and so on.
vhdl
- vhdl电子秒表设计 分频器 t触发器 模型框图-clock about vhdl